Sequential Logic Circuit
Ang mga sequential Logic circuit ay ang combinational logic circuit na may mga unit ng memorya. Ang mga circuit na ito ay hindi ganap na nakadepende sa mga estado ng input upang magbigay ng output. Ang mga ito ay bi-state logic circuit, na nangangahulugang ang mga circuit na ito ay maaaring mapanatili ang output na patuloy sa mataas na '1' o mababang '0' kahit na ang mga input ay nagbabago sa paglipas ng panahon. Ang estado ng output ay maaari lamang baguhin sa pamamagitan ng isang application ng trigger pulse sa sequential circuits.
Ang pangunahing representasyon ng sequential circuit ay ipinapakita sa ibaba:
Mga Klasipikasyon ng Sequential Circuits
Ang mga sequential circuit ay nahahati sa batayan ng kanilang mga nag-trigger na estado, tulad ng nabanggit sa ibaba:
- Event Driven Sequential Circuits
Nabibilang sila sa isang pamilya ng asynchronous sequential logic circuits. Ang mga ito ay walang orasan at maaaring gumana kaagad sa pagtanggap ng input. Ang output ay agad na nagbabago sa kumbinasyon ng input. - Clock Driven Sequential Circuits
Nabibilang sila sa isang pamilya ng magkakasabay na sequential logic circuit. Ang mga sequential circuit na ito ay pinapatakbo ng orasan. Nangangahulugan ito na nangangailangan sila ng signal ng orasan upang gumana sa mga kumbinasyon ng input at makagawa ng output. - Pulse Driven Sequential Circuit
Ang mga sequential circuit na ito ay maaaring clock-drive o clockless. Sa katunayan, pinagsasama nila ang mga katangian ng parehong event at clock driven sequential circuits.
Ang terminong 'kasabay' ay nangangahulugan na maaaring baguhin ng signal ng orasan ang mga estado ng sequential circuit nang hindi naglalapat ng anumang panlabas na signal. Habang nasa mga asynchronous na circuit, kailangan ng external input signal para i-reset ang circuit.
Ang terminong 'cyclic' ay nangangahulugan na ang isang bahagi ng output ay ibinabalik sa input bilang isang feedback path. Gayunpaman, ang 'non-cyclic' ay kabaligtaran ng cyclic, na kumakatawan sa walang mga path ng feedback sa sequential circuits.
Mga Halimbawa ng Sequential Circuit – Latches at Flip Flops
Parehong mga latch at flip-flop ay mga sequential circuit, na may ilang mga pagkakaiba sa kanilang mga prinsipyo ng pagpapatakbo. Ang isang latch ay hindi kasama ang mga signal ng orasan para sa pag-trigger ng mga estado, habang ang mga flip-flop ay nangangailangan ng pag-trigger ng orasan tulad ng ipinapakita sa figure sa ibaba:
Ang figure sa itaas ay kumakatawan sa SR latch at SR flip-flop. Ang pulso ng orasan ay ipinapakita sa kaso ng flip-flop sa itaas.
SR Flip Flop
Ang SR flip-flop ay parang SR latch, na may karagdagang function ng orasan. Ang clock trigger ay gumagana upang itakda ang flip-flop sa kundisyon, at ang flip-flop ay kumikilos na patay sa kawalan ng clock pulse.
Ang block diagram ng SR Flip Flop ay ipinapakita sa ibaba:
Circuit Diagram
Ang mga SR flip-flop ay karaniwang binubuo ng mga NAND gate, tulad ng SR latch. Gayunpaman, ang isang input ng orasan ay ipinahiwatig sa pagitan ng unang dalawang NAND gate sa ipinahiwatig na pag-trigger ng orasan tulad ng ipinahiwatig sa ibaba:
Talahanayan ng Katotohanan
Ang talahanayan ng katotohanan na binubuo ng lahat ng apat na posibleng kumbinasyon ng pag-input sa mga terminal ng S & R kasama ang dalawang estado ng output, Q & ay naka-table sa ibaba:
Ang input ng orasan ay palaging pinananatili sa E=1 upang paganahin ang pagpapatakbo ng SR flip-flop. Ang apat na kumbinasyon ng mga input at output ay tinalakay sa ibaba:
1: Kapag S=0, R=1 (Itakda):
Ang output Q ay nakakamit ng mataas na estado kapag S=0 & R=1
2: Kapag S=1, R=0 (I-reset):
Ang output Q ay nagiging zero habang ang output Q'=1 kapag S=1 & R=0.
3: Kapag S=1, R=1 (Walang Pagbabago):
Ang output ay nananatili sa dati nitong estado gaya ng naalala ng SR flip flop.
4: Kapag S=0, R=0 (Indeterminate):
Ang mga output ay hindi tiyak dahil ang parehong mga input ay mababa.
Paglipat ng Diagram
Ang SR flip-flop switching diagram ay maaaring i-plot sa ibaba para sa mataas at mababang estado ng 'S' at 'R' na mga input na may mga output. Mukhang maayos ang switching diagram hanggang sa maging '0' ang parehong input states at maging invalid ang mga output. Pagkatapos ng invalid na estado, ang SR flip-flop ay nagiging hindi matatag habang ang isang output ay maaaring lumipat nang mas mabilis kaysa sa isa, na nagreresulta sa hindi tiyak na pag-uugali.
Mga Uri ng SR Flip Flop:
Maaaring buuin ang SR flip flops gamit ang AND, NAND, at NOR gate. Ang mga detalye ng pagsasaayos kasama ang mga talahanayan ng katotohanan ng bawat uri ay tinalakay sa ibaba.
1- Positibong NAND Gate SR Flip Flop
Ang positibong NAND gate flip-flop ay nagdaragdag ng dalawang dagdag na NAND gate sa pangunahing SR flip-flop. Ang positibong NAND gate ay lumilipat upang itakda at i-reset ang mga estado sa pamamagitan ng paglalapat ng mataas na input sa halip na mababang input sa pangunahing SR flip-flop. Sa madaling salita, ang isang input ng '1' sa 'S' terminal ay dapat magbigay ng isang set na estado, habang ang isang input ng '1' sa 'R' terminal ay dapat magbigay ng isang reset state.
Bukod dito, ang kaso ng di-wastong estado ay lilitaw na ngayon kapag ang parehong mga input ay mataas habang ang parehong mga zero na input ay walang pagbabago sa mga output.
2-NOR Gate SR Flip Flop
Ang mga SR flip-flop ay maaari ding gawin gamit ang dalawang NOR gate. Gumagana ang configuration na ito katulad ng positive NAND gates configuration. Ang set at reset na mga estado ay na-trigger ng mataas na pulso o '1′ sa halip na mababang pulso o '0' sa pangunahing configuration ng SR flip-flop. Ang talahanayan ng katotohanan ay nagpapakita ng parehong mga estado ng output bilang ng positibong NAND gate SR flip-flop.
3-Clocked SR Flip Flop
Kinukuha ng mga clocked na SR flip flop ang kanilang mga input mula sa dalawang AND gate. Isa sa mga input ng AND gate ay ang input signal para sa mga terminal ng SR flip flop habang ang pangalawang input ay clock o enable. Ang pulso ng orasan ay may mahalagang papel sa pagsasaayos na ito. Maaaring ilipat ng pulso ng orasan ang dalawang dagdag na NAND gate upang i-on o i-off kung kinakailangan upang magbigay ng mas mahusay na kontrol sa estado ng output. Kapag ang paganahin ang input na 'EN' ay mataas, ang lahat ng NAND gate function ay nagbibigay ng output. Kapag ang paganahin ang input na 'EN' ay mababa, ang dalawang dagdag na NAND gate ay nadidiskonekta, at ang mga nakaraang estado ay binabawi ng SR flip flop.
Application – Lumipat ng Debounce Circuit
Ang mga SR flip flops ay na-trigger sa gilid at medyo maayos nilang inililipat ang kanilang mga estado. Maaari nilang alisin ang pagtalbog ng mga mekanikal na switch. Ang phenomenon ng pagtalbog ay nangyayari kapag ang panlabas na mekanikal na switch ay hindi ganap na nagpapatakbo ng mga panloob na contact at ang mga contact ay tumalbog bago sila isara o buksan. Lumilikha ang prosesong ito ng hanay ng mga hindi gustong signal na maaaring magpalitaw ng mga logic gate nang hindi inaasahan bago mailapat ang aktwal na mga input.
Sa configuration ng switch debounce, ang mga contact ng mechanical switch ay konektado sa set at reset na mga terminal ng isang basic na SR flip flop gaya ng ipinapakita sa ibaba:
Habang ang mga SR flip flops ay na-trigger sa gilid, ang estado ng panimulang input ay mabibilang sa pagbuo ng output, anuman ang mga pagbabago sa input sa ibang pagkakataon. Kahit na ang isang hanay ng mga close-open na estado ay nangyari dahil sa pagtalbog ng switch tulad ng ipinapakita sa ibaba, ang output ay dapat pa ring isang makinis na pulso.
Konklusyon
Ang mga sequential logic circuit ay naiiba sa combinational circuits batay sa mga unit ng memorya. Ang mga logic circuit na ito ay nakasalalay sa mga nakaraang estado ng pag-input pati na rin sa mga kasalukuyang estado ng pag-input. Ang mga circuit na ito ay maaaring mapanatili ang kanilang mga estado ng output sa mataas o mababang antas kahit na ang mga input ay nagbabago sa paglipas ng panahon. Ang pinakakaraniwang halimbawa ng sequential logic circuit ay ang SR flip flops. Ang mga ito ay tulad ng SR latch na may karagdagang mga yunit ng memorya.